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AD9445是一个14位,105/125 MSPS的单片采样模数转换器

时间:2019-11-30, 来源:互联网, 文章类别:元器件知识库

韩国漫画性溢房屋全集免费 www.059mh.cn 特征

125 MSPS保证采样率(AD9445BSV-125);78.3 dBFS信噪比/92 dBFS SFDR,30 MHz输入(3.2 V p-p);74.8 dBFS信噪比/95 dBFS SFDR,30 MHz输入(2.0 V p-p);77.0 dBFS信噪比/87 dBFS SFDR,170 MHz输入(3.2 V p-p);74.6 dBFS信噪比/95 dBFS SFDR,170 MHz输入(2.0 V p-p);73.0 dBFS信噪比/88 dBFS SFDR,300 MHz输入(2.0 V p-p);102 dBFS 2音SFDR,30 MHz和31 MHz;92 dBFS 2音SFDR,170兆赫和171兆赫;60 fsec rms抖动;良好的线性度;DNL=±0.25 LSB典型值;INL=±0.8 LSB典型值;2.0 V p-p至4.0 V p-p差动满标度输入;缓冲模拟输入;LVDS输出(ANSI-644兼容)或CMOS输出;数据格式选择(偏移二进制或二进制补码);输出时钟可用;3.3 V和5 V电源操作。

应用

多载波多模蜂窝接收机;天线阵定位;功率放大器线性化;宽带无线;雷达;红外成像;医学影像学;通信仪表。

一般说明

AD9445是一个14位的单片采样模数转换器带片内中频采样跟踪和保持的转换器(ADC)电路。它针对性能、小尺寸和易用性进行了优化使用。该产品以高达125 MSPS的转换率运行并为多载波、多模接收机设计,例如在蜂窝基础设施设备中发现的。ADC需要3.3 V和5.0 V电源和低电压全性能工作的压差输入时钟。不需要外部参考或驱动程序组件很多应用程序。数据输出为CMOS或LVD兼容(ANSI-644兼容),包括减少短跟踪距离所需的总电流。

可选功能允许用户实现各种可选的操作条件,包括输入范围,数据格式选择,高中频采样模式,输出数据模式。AD9445采用无铅、100铅、表面安装,规定的塑料包装(100铅TQFP/EP)工业温度范围为-40°C至+85°C。

产品亮点

1、高性能:出色的SFDR性能采样应用,如多载波,多模3G,以及4G蜂窝基站接收器。

2、易用性:片上参考和高输入阻抗跟踪和保持可调模拟输入范围和输出时钟简化了数据捕获。

3、采用无铅100铅TQFP/EP包装。

4、时钟占空比稳定器(DCS)维护整个ADC在宽时钟脉冲宽度范围内的性能。

5、或(超出范围)输出指示信号何时超出选定的输入范围。

6、RF enable pin允许用户配置设备采样频率高于210mhz时的最佳SFDR(AD9445-125)或240兆赫(AD9445-105)。

术语

模拟带宽(全功率带宽)

模拟输入频率,在该频率下,基频的频谱功率(由FFT分析确定)降低3db。

孔径延迟(tA)

时钟上升沿50%点与模拟输入采样时刻之间的延迟。

孔径不确定度(抖动,tJ)

孔径延迟的采样-采样变化。

时钟脉冲宽度和占空比

脉冲宽度高是时钟脉冲保持逻辑1状态以达到额定性能的最小时间量。脉冲宽度低是时钟的最小时间脉搏应该保持在低状态。在给定的时钟速率下,这些规范定义了可接受的时钟占空比。

微分非线性(DNL,无缺码)

理想的ADC显示的代码转换正好是1lsb分开。DNL是这个理想值的偏差。保证在14位分辨率下没有丢失的代码表明所有16384代码必须存在于所有工作范围内。

有效位数(ENOB)

在给定输入频率下,正弦波输入的有效比特数可以使用以下公式从其测量的SINAD直接计算:

增益误差

第一个代码转换应在模拟值为负满刻度以上1/2 LSB。最后一次转换应发生在正满标度以下1.5 LSB的模拟值处。增益误差是第一个和最后一个代码转换之间的实际差和第一个和最后一个代码转换之间的理想差的偏差。

积分非线性(INL)

从负满标度到正满标度绘制的线之间的每一个单独代码的偏差。用作负满标度的点在第一个代码转换之前出现1/2 LSB。正满标度定义为超过最后一个代码转换的1.5级LSB。从每个特定代码的中间到真正的直线测量偏差。

最大转化率

进行参数测试的时钟频率。

最小转换率

最低模拟信号频率的信噪比低于保证限值不超过3分贝的时钟速率。

偏移误差

当模拟值低于VIN+=VIN-,应发生大进位转换。偏移误差定义为实际过渡点与该点的偏差。

超出范围的恢复时间

ADC重新获得模拟输入所需的时间从正满刻度以上10%过渡到负满刻度以上10%或从负满刻度以下10%过渡到正满刻度以下10%后。

输出传播延迟(tPD)

时钟上升沿与所有位都在有效逻辑电平内的时间之间的延迟。

电源抑制比

从最小值的供给值到最大限度的供给值的全量变化。

信噪比和失真(SINAD)

有效值输入信号振幅与奈奎斯特频率以下所有其他谱分量之和的有效值之比,包括谐波,但不包括直流电。

信噪比

有效值输入信号振幅与低于奈奎斯特频率的所有其它谱分量之和,不包括前六次谐波和直流电。

无杂散动态范围(SFDR)

峰值杂散频谱分量的均方根信号振幅与均方根值之比。峰值杂散分量可能是谐波。SFDR可以用dBc(即,随着信号电平的降低而降低)或dBFS(始终与转换器相关)报告全刻度)。

温度漂移

偏移误差和增益误差的温度漂移指定从初始(25°C)值到Tmin或TMAX的值的最大变化。

总谐波失真(THD)

有效值输入信号振幅与前六个谐波分量之和。

双音SFDR

任一输入音的均方根值与峰值杂散分量的均方根值之比。峰值杂散分量可以是IMD产品,也可以不是IMD产品。

等效电路

操作理论

AD9445体系结构经过优化,可实现高速和易用性。模拟输入驱动一个集成的、高带宽的跟踪保持电路,该电路在14位流水线ADC核心量化之前对信号进行采样。该设备包括一个可接受TTL、CMOS或LVPECL电平的板上参考和输入逻辑。数字输出逻辑电平可由用户通过输出模式引脚选择为标准3V CMOS或LVDS(ANSI-644兼容)。

模拟输入和参考概述

AD9445内置了稳定、准确的0.5V带隙基准电压源??梢允褂媚诓坎慰嫉缪够蛲獠坑τ玫牟慰嫉缪?,通过改变应用于AD9445的参考电压来调整输入范围。ADC的输入范围跟踪参考电压的线性变化。

内部参考连接

AD9445中的比较器检测传感管脚处的电位,并将参考配置为三种可能的状态,如表9所示。如果传感器接地,参考放大器开关连接至内部电阻分压器(见图59),将VREF设置为~1.0V。将传感器引脚连接至VREF将参考放大器输出切换至传感器引脚,完成回路并提供~1.0V参考输出。如果如图60所示连接电阻分压器,则开关再次设置为检测引脚。这使参考放大器处于非垂直模式,VREF输出定义为:

在所有参考配置中,REFT和REFB驱动模数转换核心并确定其输入范围。ADC的输入范围始终等于内部或外部参考的参考引脚电压的两倍。

内部参考微调

内部参考电压在生产测试期间被调整,以调整AD9445的增益(模拟输入电压范围)。因此,向AD9445提供外部电压基准的用户几乎没有优势。在AD9445输入范围设置为2.0 V p-p标称(感测)的情况下执行增益微调表9。参考配置摘要连接到AGND)。由于这种微调和由2 V P P模拟输入范围提供的最大交流性能,使用模拟输入范围小于2 V P P几乎没有什么好处。用户警告ADC的微分非线性随参考电压而变化。使用<2.0v p-p的配置可能会显示丢失的代码,因此会降低噪声和失真性能。

外部参照操作

调整AD9445的内部基准,以提高ADC的增益精度。外部基准温度可能更稳定,但ADC的增益不太可能提高。图49显示了内部基准在1V和0.5V模式下的典型漂移特性。

当检测管脚绑定到AVDD时,内部引用被禁用,允许使用外部引用。内部参考缓冲器用等效的7kΩ负载加载外部参考。内部缓冲区仍然为ADC核心生成正负满标度参考(REFT和REFB)。输入跨距总是参考电压值的两倍,因此,外部参考必须限制在1.6 V的最大值。

模拟输入

与大多数新型高速、高动态范围ADC一样AD9445的模拟输入是差分的。差分输入由于信号经过处理,提高了片上性能通过衰减和增益阶段。大部分的改进是差分模拟级具有高抑制偶数阶谐波。PCB级也有好处。首先,差分输入具有高共模抑制杂散信号,如地面和电源噪声。第二,他们提供对共模信号的良好抑制,例如本地振荡器馈通。指定的噪声和失真AD9445不能用单端模拟输入实现,所以不鼓励这样的配置联系销售其他支持单端模拟输入配置的14位ADC的建议。参考电压为1V,即标称值(见内部参考微调部分),差分输入范围AD9445模拟输入通常为2.0 V p-p或1.0 V p-p开启每个输入(车辆识别号+或车辆识别号-)。AD9445模拟输入电压范围偏离地面通过3.5 V。每个模拟输入通过1 kΩ电阻连接到3.5伏的偏置电压和一个差分缓冲器的输入端。输入端的内部偏置网络适当地偏置用于最大线性和范围的缓冲器(见等效电路部分)。

因此,驱动AD9445的模拟源应与输入引脚相连接。推荐的驾驶方法AD9445的模拟输入是使用射频变压器将单端信号转换为差分信号(见图62)。变压器输出和AD9445模拟输入有助于将模拟输入源与内部采样和保持引起的开关瞬态电路。串联电阻器,以及连接的1 kΩ电阻器对于内部3.5V偏置,必须考虑阻抗匹配变压器输入。例如,如果RT设置为51Ω,RS设置为33Ω,有1:1阻抗比变压器,输入将匹配50Ω电源和全刻度驱动器10.0 dBm。50Ω阻抗匹配也可以包含在变压器的二次侧,如评估板示意图(见图67)。

高中频应用

在模拟输入频率范围大于100mhz的应用中,模拟输入的相位和幅度匹配对于优化ADC的性能至关重要。图63中的电路可用于优化这些参数的匹配。此配置使用具有低寄生、高带宽和寄生消除的双巴伦配置。

时钟输入注意事项

任何高速ADC对用户提供的采样时钟的质量都非常敏感。跟踪保持电路本质上是一个混频器,时钟上的任何噪声、失真或定时抖动都与模拟到数字输出处的所需信号相结合。因此,在设计AD9445的时钟输入时相当小心,建议用户仔细考虑时钟源。

典型的高速adc使用两个时钟边缘来产生各种内部定时信号,结果,可能对时钟占空比敏感。通常,时钟占空比需要5%的公差,以保持动态性能特性。AD9445包含一个时钟占空比稳定器(DC),它对非采样边缘进行重定时,提供具有50%标称占空比的内部时钟信号。在启用DCS的情况下,在30%到70%的工作周期内,噪声和失真性能几乎是平坦的。DCS电路锁定CLK+的上升沿,并在内部优化定时。这允许在输入端有大范围的输入占空比,而不会降低性能。输入上升沿的抖动仍然是最重要的问题,并且不会被内部稳定电路降低。占空比控制回路在名义上不适用于小于30mhz的时钟频率。在时钟速率可以动态变化的应用中,环路与时间常数相关,在DCS环路重新锁定到输入信号之前,动态时钟频率增加或减少后,需要1.5μs到5μs的等待时间。在回路未被锁定的时间内,DCS回路被旁路,内部装置定时取决于输入时钟信号的占空比。在这种应用中,可以适当地禁用占空比稳定器。在所有其他应用中,建议DCS电路使AC性能最大化。

DCS电路由DCS模式引脚控制;DCS模式上的CMOS逻辑低(AGND)启用占空比稳定器,逻辑高(AVDD1=3.3v)禁用控制器。

AD9445输入采样时钟信号必须是高质量、极低相位噪声源,以防止性能下降。保持14位的准确度是编码时钟相位噪声的一个优势。当使用高抖动时钟源时,使用70mhz模拟输入信号时,信噪比性能很容易降低3db到4db。(请参阅AN-501应用说明,孔径不确定度和ADC系统性能。)要获得最佳性能,AD9445必须采用差分时钟。采样时钟输入内部偏置到~2.2V,输入信号通常通过变压器或电容器交流耦合到CLK+和CLK-引脚。图64显示了一种对AD9445进行计时的首选方法。时钟源(低抖动)通过射频变压器从单端转换为差分。背靠背肖特基二极管跨过变压器的次级限制时钟偏移到AD9445到大约0.8 V的P P差分。这有助于防止时钟的大电压波动通过AD9445的其他部分,并限制呈现给采样时钟输入的噪声。

如果低抖动时钟可用,则在驱动ADC时钟输入之前,它可能有助于对时钟基准进行带通滤波。另一种选择是交流耦合差分ECL/PECL信号编码输入引脚,如图65所示。

抖动注意事项

高速、高分辨率的adc对时钟输入的质量非常敏感。在给定的输入频率(f)和均方根振幅下,仅由孔径抖动(t)引起的信噪比下降可使用以下公式计算:

在方程中,均方根孔径抖动表示所有抖动源的均方根,包括时钟输入、模拟输入信号和ADC孔径抖动规范。如果欠采样应用对抖动特别敏感,请参见图66。

当孔径抖动可能影响AD9445的动态范围时,时钟输入应被视为模拟信号。时钟驱动器的电源应与ADC输出驱动器电源分开,以避免用数字噪声调制时钟信号。低抖动晶体控制振荡器是最好的时钟源。如果时钟是从另一种类型的源(通过选通、除法或其他方法)生成的,则在最后一步中应与原始时钟同步。

功率因素

有可能被AD9445接收的辐射组件。每个电源管脚应使用0.1μF芯片电容器尽可能地与封装分离。

AD9445具有独立的数字和模拟电源引脚。模拟电源表示为AVDD1(3.3v)和AVDD2(5v),数字电源引脚表示为DRVDD。尽管AVDD1和DRVDD电源可以连接在一起,但当电源分开时,性能会达到最佳。这是因为快速的数字输出波动可以将开关电流耦合回模拟电源。注意,AVDD1和AVDD2必须保持在规定电压的5%以内。

AD9445的DRVDD电源是LVDS或CMOS输出模式中数字输出的专用电源。在LVDS模式下,DRVDD应设置为3.3 V。在CMOS模式下,DRVDD电源可以从2.5 V连接到3.6 V,与接收逻辑兼容。

数字输出

LVDS模式

选择电源时应小心。强烈建议使用线性直流电源??氐缭吹缱杵髦糜谝?(LVDS U偏置)接地。动态性能,包括SFDR和SNR,最大化时,AD9445在LVDS模式中使用,鼓励设计人员利用这种模式的优势。AD9445输出包括每个数据位(Dx+/Dx-)的互补LVDS输出、超量程输出(或+/或-)和输出数据时钟输出(DCO+/DCO-)。R电阻电流在芯片上相乘,将每个输出的输出电流设置为标称3.5毫安(11×I)。放置在LVDS接收器输入端的100Ω差动端接电阻器导致接收器处的标称350 mV摆动。LVDS模式有助于与定制asic和fpga中的LVDS接收器进行接口,这些asic和fpga具有LVDS能力,在噪声环境中具有优异的交换性能。建议采用单点对点网络拓扑结构,100Ω终端电阻应尽可能靠近接收器。建议将记录道长度保持在2英寸以下,并使差分输出记录道长度尽可能相等。

CMOS模式

在能够容忍动态性能轻微下降的应用程序中,可以将AD9445输出驱动程序配置为通过将DRVDD与接口逻辑的数字电源相匹配,与2.5V或3.3V逻辑系列接口。当输出模式为CMOS逻辑低(或AGND以方便使用)时,CMOS输出可用。在这种模式下,输出数据位Dx是单端CMOS,过量程输出也是如此,

或者。输出时钟以差分CMOS信号DCO+/DCO-的形式提供。建议使用较低的电源电压,以避免将开关瞬态耦合回ADC的敏感模拟部分。CMOS输出的电容负载应最小化,每个输出应连接到通过一个串联电阻(220Ω)的单栅极,将电容负载引起的开关瞬态降至最低。

时机

AD9445提供具有13个时钟周期的管道延迟的锁存数据输出。数据输出在CLK+上升沿后一个传播延迟(t)可用。有关详细的时序图,请参阅图2和图3。

运行模式选择

数据格式选择

AD9445的数据格式选择(DFS)引脚确定输出数据的编码格式。该引脚为3.3V CMOScompatible,逻辑高(或AVDD1,3.3V)选择twos补码,DFS逻辑低(AGND)选择偏移二进制格式。表10总结了输出编码。

输出模式选择

输出模式管脚控制逻辑兼容性,以及数字输出的管脚。这个引脚是一个CMOS兼容的输入端。在输出模式为0(AGND)的情况下,AD9445输出与CMOS兼容,设备的管脚分配如表8所示。在输出模式为1(AVDD1,3.3v)时,AD9445输出与LVDS兼容,设备的管脚分配如表7所示。

占空比稳定器

DCS电路由DCS模式引脚控制;DCS模式上的CMOS逻辑低(AGND)使DCS启用,而逻辑高(AVDD1,3.3v)使控制器禁用。

射频启用

射频使能管脚是一个CMOS兼容的控制管脚,它优化了AD9445模拟前端的配置。用于确定RF使能连接的交叉模拟输入频率对于105 MSPS和125 MSPS速度等级不同。对于125 MSPS速度等级,将RF ENABLE连接到AGND可优化模拟输入频率<210 MHz的应用的SFDR性能。对于模拟输入大于210MHz的应用,该引脚应连接到AVDD1以获得最佳SFDR性能。将该引脚连接到AVDD1可重新配置ADC,从而提高高IF和RF杂散性能。在此模式下运行,将功耗从AVDD2增加150兆瓦至200兆瓦。对于105 MSPS速度等级,将RF ENABLE连接到AGND可优化模拟输入频率<230mhz的应用的SFDR性能。对于模拟输入大于230MHz的应用,该引脚应连接到AVDD1以优化性能。

评估委员会

评估板仅用于配置CMOS或LVDS模式下的AD9445。该设计代表了在广泛的采样率和模拟输入频率范围内使用该设备的推荐配置。这些评估板提供在各种模式和配置下操作ADC所需的所有支持电路。完整的示意图如图67至图70所示。Gerber文件可从工程应用程序中获得,演示了应在系统级应用的正确路由和接地技术。

采用相位噪声非常低(<60fsec均方根抖动)的信号源是实现转换器最终性能的关键。对输入信号进行适当的滤波,以消除谐波,降低输入端的综合噪声,也有必要达到规定的噪声性能。

评估板配有115 V ac至6 V dc电源。评估板包括低压差稳压器,以产生AD9445及其支持电路所需的各种直流电源。提供单独的电源以将被测设备与支持电路隔离。每个输入配置可以通过各种跳线的正确连接来选择(见图67)。

LVDS模式评估板包括一个LVDS-to-CMOS转换器,使其与高速ADC FIFO评估工具包(HSC-ADC-EVALA-SC)兼容。该套件包括一个高速数据采集板,它提供了一个硬件解决方案,用于在FIFO内存芯片中采集高达32kb的高速ADC输出数据样本(用户可升级至256kb的样本)。提供的软件允许用户通过USB端口将捕获的数据下载到PC。该软件还包括AD9445和许多其他高速ADC的行为模型。

AD9445的行为建模也可以在/ADIsimADC上找到。ADIsimADC™软件支持使用ADI专有行为建模技术进行虚拟ADC评估。这允许在AD9445和其他高速ADC之间快速比较是否有硬件评估板。

用户可以选择移除转换器和终端以直接访问LVDS输出。






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